Определяет тестовую логику, которая может быть включена в интегральную схему для обеспечения стандартизированных подходов к: а) тестированию взаимосвязей между интегральными схемами после их сборки на печатной плате или другой подложке; б) тестирование самой интегральной схемы; и c) наблюдение или изменение активности цепи во время нормальной работы компонента. Логика тестирования состоит из регистра граничного сканирования и других строительных блоков, доступ к которой осуществляется через порт доступа к тестированию (TAP).
ANSI/IEEE 1149.1:2001 История
2001ANSI/IEEE 1149.1:2001 Стандартный порт тестового доступа и архитектура граничного сканирования