Этот стандарт определяет тестовую логику, которая может быть включена в интегральную схему для обеспечения стандартизированных подходов к:
——тестированию взаимосвязей между интегральными схемами после их сборки на печатной плате или другой подложке;
——тестирование самой интегральной схемы; и — наблюдение или изменение активности цепи во время нормальной работы компонента. Логика тестирования состоит из регистра граничного сканирования и других строительных блоков, доступ к которой осуществляется через порт доступа к тестированию (TAP).
IEEE 1149.1-2001 История
2013IEEE 1149.1-2013 Стандарт IEEE для портов тестового доступа и архитектуры граничного сканирования
2001IEEE 1149.1-2001 Стандартный порт тестового доступа IEEE и архитектура периферийного сканирования
1993IEEE 1149.1-1993 Тестовый порт доступа и архитектура периферийного сканирования
1990IEEE 1149.1-1990 Стандартный порт тестового доступа и архитектура граничного сканирования (документ IEEE Computer Society; включает 1149.1A-1993)