IEEE P1800/D17, March 2023 Проект стандарта IEEE для SystemVerilog — унифицированный язык проектирования, спецификации и проверки аппаратного обеспечения
Institute of Electrical and Electronics Engineers (IEEE)
сфера применения
Приведено определение синтаксиса и семантики языка для SystemVerilog, который представляет собой унифицированный язык проектирования, спецификации и проверки аппаратного обеспечения. Этот стандарт включает поддержку моделирования аппаратного обеспечения на поведенческом уровне, уровне передачи регистров (RTL) и абстракции на уровне шлюза. уровней, а также для написания тестовых стендов с использованием покрытия, утверждений, объектно-ориентированного программирования и ограничений...